인텔, 256코어 '다이아몬드 래피즈' 구조 공개

최대 256코어·1.28GB 캐시, 내년 출시하는 데이터센터 승부수

다이아몬드 래피즈는 인텔이 내년 출시할 예정인 P코어 기반 차세대 제온 데이터센터 프로세서다. 인텔은 반도체 업계 연례 행사 핫칩스 2026에서 이 칩의 세부 구조를 처음 공개했다. 최대 256개의 P(퍼포먼스) 코어, 1.28GB 최종레벨캐시(LLC), 12800MT/s 고대역폭 메모리 지원이 핵심 사양이다.

AI 데이터센터 워크로드가 코어 수와 메모리 대역폭을 동시에 요구하면서 인텔은 단순히 코어를 늘리는 대신 칩 전체 구조를 다시 설계했다. 이번 발표의 무게중심이 여기에 있다.

코어는 칩렛으로 쪼개고 메모리·입출력은 패브릭 허브로 분리

팬아웃 패브릭은 인텔이 이번에 처음 제품에 적용하는 연결 구조다. 연산을 맡은 컴퓨트 빌딩 블록(CBB)과 메모리·입출력(I/O)을 관장하는 패브릭 허브를 나눈 뒤 3D 적층과 칩렛 인터페이스로 묶는 방식이다.

CBB 하나에는 최대 64개 코어가 들어간다. 16코어짜리 코어 칩렛 네 개와 캐시·연결을 담당하는 베이스 타일로 구성되며, 프로세서는 CBB 네 개에 패브릭 허브를 조합해 최대 256코어를 완성한다. 베이스 타일당 코어 칩렛 수와 프로세서당 CBB 수는 요구 성능과 전력 소모에 맞춰 조절 가능하다.

패브릭 허브는 PCI 익스프레스 6.0 128레인과 16채널 DDR5 메모리 입출력을 담는다. 메모리 컨트롤러와 각종 연산 가속기도 이 허브 안에 함께 들어간다.

베이스 타일은 인텔 3-T, 코어 칩렛은 18A-P로 전부 자체 생산

생산 공정과 패키징 전부에 인텔 파운드리 자체 역량이 쓰인다. 베이스 타일은 극자외선(EUV) 기반 3나노급 인텔 3에 실리콘 관통전극(TSV)을 더한 인텔 3-T 공정으로 만든다. 이미 제온6+의 베이스 타일에 쓰인 방식이다.

CPU 코어가 담긴 코어 칩렛은 1.8나노급 인텔 18A를 데이터센터용 CPU와 고성능컴퓨팅에 맞게 개선한 인텔 18A-P 공정이다. 인텔에 따르면 18A 대비 같은 전력에서 성능이 9% 높고, 같은 성능에서는 전력 소비를 최대 18% 줄일 수 있다.

제온6에서 시작된 칩렛 전환, 수율 압박이 설계를 바꿨다

인텔은 5세대 제온까지 모든 구성 요소를 한 다이에 넣는 모놀리식 설계를 유지했다. 그러나 2024년 출시한 제온6부터 생산 수율 등을 감안해 코어를 최대 세 개 타일에 분할하는 방식으로 돌아섰고, 올해 나온 E코어 기반 제온6+(클리어워터 포레스트)에서 타일 분리 구조를 한층 확대했다.

다이아몬드 래피즈는 이 흐름의 완성형에 가깝다. 역할별로 나눈 블록을 조합해 수율 부담을 낮추고 제품군 폭도 유연하게 벌릴 수 있다. 인텔과 AMD가 공동 정의한 APX 인터페이스도 적용된다.

출시 시점과 18A-P 수율이 경쟁력을 결정한다

256코어급 P코어 제온으로 AI 데이터센터 시장에서 반격을 준비하는 그림이다. 다만 실제 경쟁력은 내년 출시 시점과 18A-P 공정의 안정화 속도에 달려 있다. 구조 공개로 설계 방향의 신뢰를 얻은 만큼, 이제 남은 관전 포인트는 양산 수율과 실측 성능이다.